行使带有片上高速收集的FPGA的八大甜头

　　自从几十年前初次推出FPGA以来，每种新架构都继承在回收按位（bit-wise）的布线布局。固然这种要领一向是乐成的，可是跟着高速通讯尺度的鼓起，老是要求不绝增进片上总线位宽，以支持这些新的数据速度。这种限定的一个效果是，计划职员常常耗费大量的开拓时刻来实行实现时序收敛，捐躯机能来为他们的计划机关布线。

　　传统的FPGA布线基于整个FPGA中程度和垂直偏向上运行的多个独立分段互连线（segment），在程度和垂直布线的交错点处带有开关盒（switch box）以实现通路的毗连。通过这些独立段和开关盒可以在FPGA上构建从任何源到任何目标地的通路。FPGA布线的这种同一布局为实现任何逻辑成果提供了极大的机动性，可用于FPGA逻辑阵列内的任何数据路径位宽。

　　尽量在FPGA中的按位来布线很是机动，但其弱点是每个段城市给任何给定的信号通路增进耽误。必要在FPGA中举办长间隔传输的信号会导致分段之间的毗连耽误，从而低落了成果的机能。按位布线的另一个挑衅是拥塞，它要求信号路径绕过拥塞，这会导致更多的耽误，并造成机能的进一步低落。

　　Achronix将此挑衅视为一个开拓全新架构的机遇，以消除传统FPGA的计划挑衅并进步体系机能。Achronix的办理方案是在传统分段式FPGA布线布局之上，再为其全新的Speedster7t FPGA系列器件建设一个革命性的二维（2D）高速片上收集（NoC）。Speedster7t NoC毗连到全部片上高速接口：400G以太网、PCIe Gen5、GDDR6和DDR4 / 5的多个端口。

　　NoC的内部由一组行和列构成，它们在整个FPGA逻辑阵列中将收集数据流量从程度和垂直偏向长举办分发。主NoC接入（NAP）点和从NoC接入点位于NoC的每一行和每一列交错的位置。这些NAP可所以NoC和可编程逻辑阵列之间的源或目标地。

图1：Speedster7t的片上收集（NoC）和接口

　　Ethernet：以太网

　　Security：安详性

　　Configuration：设置

　　each direction：每个偏向

　　Speedster7t的NoC好像只对FPGA内部的布线总线有所辅佐；可是，这种新型架构可以显著进步计划职员的事变服从，实现全新的计划成果，并提供了轻松实现麋集型数据处理赏罚应用的手段。下面罗列了在服从进步、计划改观和机能晋升方面最明显的八种应用场景。

　　在整个FPGA的逻辑阵列中简化高速数据分发

　　在传统的各类FPGA架构中，对毗连到FPGA的片外存储器以及与之相连的外部高速数据源举办双向的读/写操纵，必要数据在FPGA逻辑架构中颠末一条较长且分段的路由路径。这种制约不只限定了带宽，并且还会耗损在逻辑阵列中的用户计划所需的布线资源，这给FPGA计划职员在时序收敛方面带来了挑衅，尤其是其他逻辑成果对器件操作率进步的时辰。

　　行使Speedster7t的NoC将数据从外部源传输到FPGA和存储器，比行使传统的FPGA架构完成同样的事变要轻易得多。Speedster7t NoC加强了FPGA阵列中传统的可编程互连，个中的NoC就像一个叠加在都市街道体系上的高速公路收集。固然Speedster7t FPGA中传统的、可编程互连矩阵如故合用于较慢的当地数据流量，但NoC可以处理赏罚更具挑衅性的、高速的数据流。

　　NoC中的每一行或每一列都被实现为两个256位的、以2 Ghz固按时钟速度运行的单向数据通道。行具有东/西通道，列具有北/南通道，从而应承每个NoC行或列可以同时处理赏罚每个偏向上512 Gbps的数据流量。总而言之，这些通道可以通过编写简朴的Verilog或VHDL代码，在FPGA阵列中传输大量的数据，这些代码支持FPGA与NAP通讯并毗连到NoC高速公路收集上。

　　下图表现了NoC中各个点之间的数据传输。点1和点2的逻辑别离实例化了一个程度NAP。NAP可以发送和吸取数据，可是每个单独的数据流都只是朝向一个偏向。相同地，点3和点4的逻辑实例化了一个垂直NAP，而且可以在互相之间发送数据流。

图2：NoC上超过器件逻辑阵列的数据流

　　自动将PCIe接口毗连到存储器

　　在此刻的FPGA中，计划职员在将高速接口毗连至连有FPGA的存储器件举办读写时，必需思量在器件内因为毗连逻辑、举办布线、以及输入和输出信号的位置而发生的耽误。为了实现根基的接口成果，在计划进程中构建一个简朴的存储接口凡是就要耗费大量的时刻。

　　在Speedster7t架构中，将嵌入式PCIe Gen5接口毗连到已毗连的GDDR6或DDR4存储器这项事变，可由外围NoC自动处理赏罚，不必要计划职员编写任何RTL来成立这些毗连。因为NoC毗连到全部的外围IP接口，因此计划职员在将PCIe毗连到GDDR6或DDR4的任何一个存储器接口时，都具有极大的机动性。在下面的示例中，NoC可以或许提供足够的带宽，以一连支持PCIe Gen 5通讯流毗连到GDDR6内存的恣意两个通道。这种高带宽毗连无需耗损任何FPGA逻辑阵列资源即可实现，而且计划所需时刻险些为零。用户只必要启用PCIe和GDDR6接口即可在NoC上发送事宜。

图3：将PCIe直接毗连到GDDR6接口

　　在独立的FPGA逻辑阵列模块上实现安详的局部从头设置

　　与其他基于静态随机存取存储器（SRAM）的FPGA一样，Speedster7t FPGA必需在通电时举办设置。Speedster7t FPGA具有一个片上FPGA设置单位（FCU），用于打点FPGA的初始设置和任何后续的局部从头设置。FCU还被毗连到NoC，从而在设置FPGA时提供了更高的机动性。行使NoC将设置位传播输到Speedster7t FCU，可以行使早年不行用的新要领来对FPGA举办设置。

　　在器件设置之前，Speedster7t NoC可用于某些读/写事宜：PCIe至GDDR6、PCIe至DDR4、最后是PCIe至FCU。一旦PCIe接口被配置好，FPGA就可以通过PCIe接口吸取设置比特流（bitstream），并将其发送给FCU以设置器件的别的部门。一旦达到FCU，设置比特流被写入FPGA可编程逻辑以设置器件。在器件被设置完成后，计划职员可以机动地从头设置FPGA的某些部门（局部从头设置），以增进新的成果或进步加快机能，而无需封锁FPGA。

（编辑：湖南网）

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