使用带有片上高速网络的FPGA的八大好处

　　新的局部从头设置比特流可以通过PCIe接口发送到FCU，来从头设置器件的任何部门。当部门器件被从头设置时，通过在所需的地区中实例化一个NAP与NoC举办通讯，任何收支新设置地区的数据都可以在Speedster7t1500器件中被轻松会见。NoC消除了传统FPGA局部从头设置的伟大性，由于用户不必担忧环绕现有逻辑成果举办布线并影响机能，也不必担忧因为该地区中的现有逻辑而无法会见某些器件的引脚。该成果节减了计划职员的时刻，并在行使局部从头设置时提供了更大的机动性。

　　另外，局部从头设置应承计划职员在事变负载变革时调解器件内的逻辑。譬喻，假如FPGA正在对输入的数据执行压缩算法，而且不再必要压缩，则主机CPU可以汇报FPGA从头设置，并加载颠末优化的新计划以处理赏罚下一个事变负载。在器件仍处于运行状态时，局部从头设置可以在逻辑阵列集群（cluster）级别上独立完成。一个智慧的用例是开拓一个具有自我感知的FPGA，该FPGA通过行使一个软CPU来监测器件操纵以及时启动局部从头设置，来封锁逻辑从而节减功耗，或在FPGA架构中添加更多加快器模块，以姑且处理赏罚大量的输入数据。这些成果为计划职员提供了亘古未有的设置机动性。

　　轻松支持硬件假造化

　　Speedster7t NoC通过操作NAP及其AXI接口，为计划职员提供了在单个FPGA中建设假造化安详硬件的奇异手段。将可编程逻辑计划直接毗连到NoC只必要在逻辑计划中实例化一个NAP及其AXI4接口即可。每个NAP还具有一个相干的地点转换表（ATT），该表将NAP上的逻辑地点转换为NoC上的物理地点。NAP的ATT应承可编程逻辑模块行使当地地点，同时将NoC定向事宜映射到NoC全局存储映射所分派的地点。此项从头映射成果可以以多种方法行使。譬喻，它可以用于应承加快引擎的全部沟通副本行使基于零的假造寻址，同时将数据流量从每个加快引擎发送到差异的物理存储位置。

　　每个ATT条目还包括一个会见掩护位，以防备该节点会见被榨取的地点范畴。该成果提供了一种重要的历程间安详机制，可防备同时在一个Speedster7t FPGA上运行的多个应用或多个使命滋扰分派给其他应用或使命的存储模块。这种安详机制尚有助于防备因为不测、偶尔乃至是存心的存储地点斗嘴而导致体系瓦解。另外，计划职员可以行使此方案阻止逻辑成果会见整个存储装备。

图4：行使Speedster7t NoC实现硬件假造化

　　Memory Space：存储空间

　　简化团队协同计划

　　基于团队的协同化FPGA计划并不是一个新的观念，可是底层架构和布线依靠于FPGA的其他部门，从而使得实现这个简朴观念很是具有挑衅性。一旦一个团队完成了计划的一部门，另一个计划其他部门的团队在实行会见装备另一端的资源时，凡是会碰着挑衅，由于必要在已经完成的计划部门举办布线。同样，对一部门已举办计划布线的FPGA的地区或巨细举办变动，也许会对全部其他FPGA计划模块发生连锁影响。

　　行使Speedster7t NoC，可以将计划模块映射到FPGA的任何部门，而且可以对资源分派举办变动，而不会影响其他FPGA模块的时序、机关或布线。因为器件中全部的NAP都支持每个计划模块无穷制地会见NoC举办通讯，因此使得基于团队的计划成为也许。因此，假如一个计划的某个部门在局限上有所增大，只要有足够的FPGA资源可用，数据流就会由NoC自动打点，从而使计划职员不必担忧是否满意时序，以及对其他团队成员正在举办的计划的其他部门也许带来的后续影响。

图5：致力于开拓统一个FPGA的多个计划团队

　　Design Team：计划团队

　　通过独立的接口和逻辑验证加速计划速率

　　Speedster7t NoC的另一个奇异成果是支持计划职员独立于用户逻辑去设置和验证I/O毗连。譬喻，一个计划团队可以验证PCIe至GDDR6的接口，而另一个计划团队可以独立地验证内部逻辑成果。这种独立操纵之以是可以或许实现，是由于NoC的外围部门毗连了PCIe、GDDR6、DDR4和FCU，而不会耗损任何FPGA资源。这些毗连可以在不行使任何HDL代码的环境下举办测试，从而可以同时独立地验证接口和逻辑。该成果消除了验证步调之间的依靠相关，并实现了比传统FPGA架构更快的总体验证速率。

图6：独立的I/O和逻辑验证

　　Design Team 1: I/O Verification：计划团队1：I/O验证

　　Design Team 2: Logic Verification：计划团队2：逻辑验证

　　回收分组模式（Packet Mode）简化400 Gbps以太网应用

　　在FPGA中实现高速400 Gbps以太网数据通路所面对的挑衅是找到一种可以或许满意FPGA机能要求的总线位宽。对付400G以太网，全带宽运行的独一可行选择是运行在724 MHz的1,024位总线，或运行在642 MHz的2,048位总线。云云宽的总线难以布线，由于它们在FPGA架构内讧损了大量的逻辑资源，纵然在最先辈的FPGA中也会在这样的速度要求下发生时序收敛挑衅。

　　可是，在Speedster7t架构中，计划职员可以行使一种称为分组模式（packet mode）的新型处理赏罚模式，个中传入的以太网流被从头分列为四个较窄的32字节数据包，可能四条独立的以506 MHz频率运行的256位总线。这种模式的利益包罗：当数据包竣事时镌汰了字节的挥霍，而且可以并行传输数据，而不必比及第一个数据包完成后才开始第二个数据包的传输。Speedster7t FPGA架构的计划旨在通过将以太网MAC直接毗连到特定的NoC列，然后行使用户实例化的NAP从NoC列毗连到逻辑阵列中，从而启用分组模式。行使NoC列，数据可以沿着该列被发送到FPGA架构中的任何位置，以便进一步处理赏罚。行使ACE计划器材设置分组模式，可大大简化用户计划，并在处理赏罚400 Gbps以太网数据流时进步了服从。

图7：分组模式下的数据总线重排

　　Packet：数据包

（编辑：湖南网）

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