5个流程带你入门FPGA计划流程

FPGA是一种非凡的集成电路，这意味着它起首是一种集成电路。此刻的集成电路绝大大都都是晶体管集成电路，各人一般打仗最多的是CMOS晶体管集成电路。

晶体管集成电路是什么?普通来说，就是用金属导线把许很多多由晶体管组成的逻辑门、存储单位毗连成一个电路，具备必然的逻辑成果。

不外，列位读者计划数字逻辑电路时，是否举办过用导线毗连晶体管的尝试?显然没有。各人一样平常是用一种硬件描写说话(好比VerilogHDL)写写代码，然后运行综合软件(好比Vivado)，电路就计划出来了。

这一流程并不是种种课程尝试中所独占的，它着实与此刻家产界常见的ASIC计划流程是同等的。FPGA的计划流程一样平常有5个步调：

电路计划。

代码编写。

成果仿真。

综合实现。

上板调试。

起首，必要按照需求规格拟定电路计划方案。譬喻，需求是计一律个MIPS CPU，我们要把这个需求一步步解析、细化，获得一个可以或许满意需求的电路计划方案。

我们要抉择分成几个流水级，这里放几个触发器，哪里放几个运算器，它们之间怎么毗连，整个电路的状态转换举动是奈何的，等等。

凡是，我们将电路计划细化到寄存器传输级(Register Transfer Level，RTL)就可以了，无须准确到逻辑门级别或是晶体管级别。

代码编写阶段的事变是把第1步中完成的电路计划方案用硬件描写说话(Hardware Description Language，HDL)表述出来，成为一种EDA器材可以或许看得懂的情势。

成果仿真阶段的事变是对第2步顶用HDL说话描写出来的计划举办成果仿真验证。所谓成果仿真验证，就是通过软件仿真模仿的方法查察电路的逻辑成果举动是否切合最初的计划需求。

凡是我们给电路输入指定的鼓励，调查电路输出是否切合预期，假如不切合则表白电路逻辑成果有错误。这种错误要么是由于第1步的电路计划就有错误，要么是第2步编写的代码不切合电路计划。

发明成果错误后必要返回前面响应的步调举办批改，然后再凭证流程一步步推进。云云不绝迭代，直到不再发明错误，就可以进入下一阶段了。

必要指出的是，因为我们对电路是在RTL级建模，因此成果仿真阶段不思量电路的耽误。

综合实现阶段完成从HDL代码到真实芯片电路的转换进程。这个进程相同于编译器把高级说话转换成方针呆板的二进制代码的进程。

这个阶段分为综合和实现两个子阶段。

综合阶段将HDL描写的计划编译为由根基逻辑单位毗连而成的逻辑网表，不外此时的网表还不是最终的门级电路网表。

实现阶段才会将综合出的逻辑网表映射为FPGA中的详细电路，即将逻辑网表中的根基逻辑单位映射到FPGA芯片内部固有的硬件逻辑模块上(称为“机关”)。随后，基于机关的拓扑，操作FPGA芯片内部的连线资源，将各个映射后的逻辑模块毗连起来(称为“布线”)。

（编辑：湖南网）

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