专为AI/ML应用计划，Achronix宣布Speedcore Gen4 eFPGA IP

【51CTO.com原创稿件】AI和深度进修技能的应用落地对算力提出了更高的要求，面临着数以万计的联网装备和每秒数十亿到数万亿次的运算，传统的数据中心正在面对的庞大的挑衅，已经难以满意数据速度的指数级增添、快速变革的安详协议以及新的收集和毗连要求。作为专用规模的计较产物，FPGA则很好的办理了这一题目，其强盛的算力和较低的功耗，可以或许在装备的终端完成数据的运算，低落了数据中心的计较压力。作为FPGA行业的优越厂商之一，Achronix已经在这一规模耕种了多年。近期，Achronix再度发力，推出了第四代eFPGA产物Speedcore Gen4 eFPGA IP，除了TSMC 7nm工艺所发生的对标遐想外，其在计划要领上也走了更多。

算力敦促芯片的厘革

这是一个万物互联的期间，物联网的快速遍及，牢靠和无线收集带宽的急剧增进，加上处理赏罚手段向边沿等举办从头分派，以及数十亿物联网装备的呈现，将给传统收集和计较基本办法带来压力。这种新的处理赏罚范式意味着每秒将稀有十亿到数万亿次的运算。传统云和企业数据中心计较资源和通讯基本办法无法跟上数据速度的指数级增添、快速变革的安详协议、以及很多新的收集和毗连要求。传统的多核CPU和SoC无法在没有帮助的环境下独立满意这些要求，因而它们必要硬件加快器，凡是是可从头编程的硬件加快器，用来预处理赏罚和卸载计较，以便进步体系的整体计较机能。颠末优化后的Speedcore Gen4 eFPGA已经可以满意这些应用需求。

Achronix 公司市场营销副总裁Steve Mensor在11月尾的媒体雷同会上曾暗示，物联网的快速成长给FPGA芯片带来了庞大的机遇，跟着联网装备的增添，如保办理边沿计较的困难，低落数据中心的压力，是FPGA企业必需深入思索的题目。他暗示，差异的应用必要差异的芯片来完成，如计较加将近求高能耗比，，5G则要求低功耗高机能的可编程芯片，计较存储必要低功耗低本钱，收集加快和智能卡则必要用于CPU卸载的高速度加快器，而汽车驾驶则必要低本钱和低功耗的硬件加快。“

Mensor暗示，对较量通过计较的芯片，GPU和FPGA更得当AI/ML的这些多元应用场景。虽然，GPU更得当云端计较，FPGA则更合用于边沿计较。”

专用AI/ML计划的专用加快芯片

Speedcore Gen4 eFPGA是一个完备的人工智能/呆板进修计较引擎，支持定点和多个浮点数名目和精度。每个呆板进修处理赏罚器包罗一个轮回寄存器文件(Cyclical Register File)，它用来存储重用的权重或数据。各个呆板进修处理赏罚器与相邻的呆板进修处理赏罚器单位模块和更大的存储单位模块细密耦合，以提供最高的处理赏罚机能、每秒最高的操纵次数和最低的功率分集。这些呆板进修处理赏罚器支持各类定点和浮点名目，包罗Bfloat16、16位、半精度、24位和单位块浮点。用户可以通过为其应用选择最佳精度来实现精度和机能的平衡。

为了增补呆板进修处理赏罚器并进步人工智能/呆板进修的计较密度，Speedcore Gen4查找表(LUT)可以实现比任何独立FPGA芯片产物跨越两倍的乘法器。领先的独立FPGA芯片在21个查找表可以中实现6x6乘法器，而Speedcore Gen4仅需在11个LUT中就可实现沟通的成果，并可在1 GHz的速度上事变。

Mensor汇报我们，加强的逻辑单位、Speedcore下一代的路由布局、AI/ML专用的DSP单位MLP三大方面的优化，让Speedcore Gen4 eFPGA的机能有了超过式的进步。

数据表现，与上一代Speedcore产物对比，新的Speedcore Gen4架构实现了多项创新，从而可将体系整体机能进步60%。个中查找表的全部方面都获得了加强，以支持行使起码的资源来实现各类成果，从而可缩减面积和功耗并进步机能。个中的变动包罗将ALU的巨细更加、将每个LUT的寄存器数目更加、支持7位函数和一些8位函数、以及为移位寄存器提供的专用高速毗连。

据Mensor先容，对付已量产的Speedcore架构，Achronix可在6周内为客户设置并提供Speedcore eFPGA IP和支持文件。回收台积电7nm工艺节点的Speedcore Gen4将于2019年上半年投入量产，可是芯片计划企业现已可以接洽Achronix，以得到支持其特定需求的Speedcore Gen4实例。Achronix还将于2019年下半年提供用于台积电16nm和12nm工艺节点的Speedcore Gen4 eFPGA IP。

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（编辑：湖南网）

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